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Text File  |  1993-12-20  |  7KB  |  118 lines
  1.                                               Åäìôêöî ÅæÄéäÆÆÄæ  ╬╠╬╠╬╠╧╧╬╠╡
  2.         σΣα≤⌠±Σ α±≤ΦΓδΣ                         
  3.                                    │     The  Pentium(TM)  processor is
  4.               ┌┐                   │  the  newest   and  most  powerful
  5.   ┌──┐┌──┐┌──┐│└┐ ┌┐┌┐┌┐┌─┬─┐      │  member of  Intel's x86  family of
  6.   │┌┐││──││┌┐││┌┘ │││││││   │      │  microprocessors.            While
  7.   │└┘││──┤│││││└─┐│││└┘││├─┤│      │  incorporating  new  features  and
  8.   │┌─┘└──┘└┘└┘└──┘└┘└──┘└┘ └┘      │  improvements  made   possible  by
  9.   └┘     ∩ ± ε Γ Σ ≥ ≥ ε ±         │  advances     in     semiconductor
  10.          ≤ Σ Γ τ φ Φ Γ α δ         │  technology, the Pentium processor
  11.          ε ⌡ Σ ± ⌡ Φ Σ ÷           │  is  100%   code  compatible  with
  12.                                    │  previous members  of  x86 family,
  13.      Γε∞∩δΦΣπ ß√ ≤εε±αΘ Σφα√α≤Φ    │  preserving the  value of invested
  14.                                    │  software.
  15.                                    │
  16. " ≤τΣ á₧-ßΦ≤  πα≤α ß⌠≥ αδδε÷≥ ≤τΣ  │     The      Pentium     processor
  17. ∩Σφ≤Φ⌠∞  ∩±εΓΣ≥≥ε±  ≤ε   ≤±αφ≥σΣ±  │  incorporates     a    superscalar
  18. πα≤α ≤ε  αφπ σ±ε∞ ∞Σ∞ε±√ α≤ ±α≤Σ≥  │  architecture,  improved  floating
  19. ⌠∩ ≤ε  ƒ£ó îß√≤Σ/≥ΣΓ,  ≤τΣ   ∩ΣαΩ  │  point unit, separate on-chip code
  20. ≤±αφ≥σΣ±   ±α≤Σ   εσ  ≤τΣ  ƒÜ îçⁿ  │  and write-back  data  caches, 64-
  21. êφ≤Σδ₧óá is ¢áÜ îß√≤Σ/≥ΣΓ. "       │  bit external data  bus, and other
  22.                                    │  features  designed  to  provide a
  23.                                 
  24.  
  25. platform   for   high-performance  │  instructions at once, one to each
  26. computing.                         │  of the  pipelines,  in  a process
  27.                                    │  known  as  "instruction pairing."
  28. π⌠αδ Φφ≥≤±⌠Γ≤Φεφ ∩Φ∩ΣδΦφΣ≥         │  In  this  case,  the instructions
  29.                                    │  must both be "simple", and the v-
  30.    The  heart   of   the  Pentium  │  pipe  always  receives  the  next
  31. processor   is   its  superscalar  │  sequential instruction  after the
  32. design,    built    around    two  │  one issued  to  the  u-pipe. Each
  33. instruction    pipelines,    each  │  pipeline   has    its   own   ALU
  34. capable       of       performing  │  (arithmetic logic  unit), address
  35. independently.   These  pipelines  │  generation     circuitry,     and
  36. allow  the  Pentium  processor to  │  interface to the data cache.
  37. execute two  integer instructions  │
  38. in a  single clock  cycle, nearly  │  ≥Σ∩α±α≤Σ ΓεπΣ αφπ πα≤α ΓαΓτΣ≥
  39. doubling  the  chip's performance  │
  40. relative to  an Intel486  chip at  │     While       the       Intel486
  41. the same frequency.                │  microprocessor   incorporated   a
  42.                                    │  single 8 Kbyte cache, the Pentium
  43.    In many instances, the Pentium  │  processor features two 8K caches,
  44. processor    can     issue    two  │  one for instructions  and one for
  45.                               
  46.  
  47. data.   These   caches   act   as  │  processor's bus  width  (64 bits)
  48. temporary   storage   places  for  │  with burst length (4 chunks.)
  49. instructions  and  data  obtained  │
  50. from slower, main  memory; when a  │  ß±αφΓτ ∩±ΣπΦΓ≤Φεφ
  51. system uses data,  it will likely  │
  52. use it again, and getting it from  │     The  Pentium   processor  also
  53. an on-chip  cache is  much faster  │  increases performance  by using a
  54. than getting it from main memory.  │  small cache  known as  the Branch
  55.                                    │  Target  Buffer  (BTB)  to provide
  56.    The Pentium processor's caches  │  dynamic  branch  prediction. When
  57. are 2-way set-associative caches,  │  an instruction leads to a branch,
  58. an   improvement   over  simpler,  │  the    BTB     "remembers"    the
  59. direct-mapped  designs.  They are  │  instruction  and  the  address of
  60. organised  with   32-byte  lines,  │  the branch  taken.  The  BTB uses
  61. which allows  the cache circuitry  │  this information to predict which
  62. to search  only  2  32-byte lines  │  way the  instruction  will branch
  63. rather than the entire cache. The  │  the next time it is used, thereby
  64. use of 32-byte lines (up from 16-  │  saving time  that would otherwise
  65. byte lines  on the  486 DX)  is a  │  be  required   to   retrieve  the
  66. good   match   of   the   Pentium  │  desired branch  target.  When the
  67.  
  68.  
  69. BTB makes  a  correct prediction,  │  ε≤τΣ± ∩Σ±σε±∞αφΓΣ Φ∞∩±ε⌡Σ∞Σφ≤≥
  70. the  branch  is  executed without  │
  71. delay,       which       enhances  │    Internally,     the     Pentium
  72. performance.                       │  processor uses a 32-bit bus, like
  73.                                    │  that  of  the  Intel486. However,
  74. Φ∞∩±ε⌡Σπ σδεα≤Φφµ ∩εΦφ≤ ⌠φΦ≤       │  the external  data bus  to memory
  75.                                    │  is  64-bits  wide,  doubling  the
  76.    The floating point unit in the  │  amount  of   data  that   may  be
  77. Pentium   processor    has   been  │  transferred  in   a   single  bus
  78. completely  redesigned  over that  │  cycle.
  79. in  the  Intel486 microprocessor.  │     The Pentium processor supports
  80. It   incorporates    an   8-stage  │  several  types   of  bus  cycles,
  81. pipeline, which  can  execute one  │  including burst mode, which loads
  82. floating  point  operation  every  │  large (256-bit)  portions of data
  83. clock cycle.  (In some instances,  │  into the  data cache  in a single
  84. it can execute two floating point  │  bus cycle.  The  64-bit  data bus
  85. operations  per  clock--when  the  │  allows the  Pentium  processor to
  86. second    instruction    is    an  │  transfer data to  and from memory
  87. Exchange.)                         │  at rates  up to  528 Mbyte/sec, a
  88.                                    │  more  than  3-fold  increase over
  89.  
  90.  
  91. the peak transfer  rate of the 50  │  a   number   of   techniques   to
  92. MHz Intel486 (160 Mbyte/sec).      │  maintain  the  integrity  of  the
  93.                                    │  data with  which  it  is working.
  94.    Several instructions  (such as  │  Error detection  is  performed on
  95. MOV and ALU operations) have been  │  two levels:  via  parity checking
  96. hardwired   into    the   Pentium  │  at   the   external   pins;   and
  97. processor, which  allows  them to  │  internally, on the on-chip memory
  98. operate    more    quickly.    In  │  structures  (cache,  buffers, and
  99. addition,    numerous   microcode  │  microcode ROM.)
  100. instructions execute more quickly  │
  101. due  to  the  Pentium processor's  │     For   situations   where  data
  102. dual   pipelines.   Finally,  the  │  integrity is  especially crucial,
  103. Pentium  processor   features  an  │  the  Pentium  processor  supports
  104. increased   page    size,   which  │  Functional   Redundancy  Checking
  105. results in less  page swapping in  │  (FRC). FRC  requires  the  use of
  106. larger applications.               │  two Pentium chips,  one acting as
  107.                                    │  the master  and the  other as the
  108. πα≤α Φφ≤Σµ±Φ≤√                     │  "checker". The  two chips  run in
  109.                                    │  tandem, and  the checker compares
  110.    The Pentium  processor employs  │  its  output  with   that  of  the
  111.  
  112.  
  113. master   Pentium   processor   to  │
  114. assure  that   errors   have  not  │
  115. occurred. The use  of FRC results  │
  116. in an  error detection  rate that  │
  117. is greater than 99 percent ñ       │
  118.